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SynaptiCAD Product Suite v20.48破解版

大小:232MB

时间:2021-09-09

类别:CAD/CAM

系统:PC

立即下载没有对应的手机版,本软件为电脑版,电脑版软件不支持手机安装。
提取码:83x3
SynaptiCAD Product Suite 20.48是一个由电气工程师共同研发创立的实现电气CAD设计的工具,目的是为了创造设计工具,帮助工程师批判性地思考他们的设计。作为工程师,他们对几乎要完成一个设计才能得到仿真结果感到沮丧。所有该软件的创始人决定,必须有一个更好的方法来与设计工具进行交互,从这个简单的想法出发,源于这个出发点所有才创建了SynaptiCAD。有了该软件工具,你就可以马上开始分析和模拟设计思路,而不需要完成整个电路模型或原理图。这款工具会自动处理设计工作中的许多小细节,让您有更多的时间关注全局。该软件以电气工程师为基础,以制造草稿工具为目的,帮助工程师批判性地思考他们的草稿。该软件仿真和调试工具提供了一个标准的接口来控制所有的仿真工具。该软件时序图编辑器具有市场上任何时序图编辑器中最广泛和最准确的时序分析功能,包括延迟相关、重构扇出和模拟抖动和缓冲区延迟的时钟。三种不同级别的编辑功能让您为您的应用选择最佳的价格和功能集。从手动编写Verilog、VHDL和SystemC测试平台的耗时过程中解放出来。SynaptiCAD提供了3个级别的测试平台生成,以满足您的所有设计需求。该软件支持最新的测试设备和仿真技术,允许您将仿真和时序分析数据移植到您的原型设计环境中。
SynaptiCAD Product Suite v20.48破解版

破解教程


1、下载数据包并解压,双击allproducts-20.25.exe安装

2、点击“i agree”

3、设置安装路径并点击next

4、点击“next”

5、软件正在安装,请耐心等等

6、安装完成

软件新功能


一、TestBencher Pro
1、VHDL,Verilog和TestBuilder图形测试平台生成
TestBencher Pro是一个图形化的测试平台生成器,可以大大减少创建和维护测试平台所需的时间。对于HDL语言用户来说,最耗时的任务之一是对测试平台进行编码,以验证其设计的运行情况。Janick Bergeron在他的《编写测试平台》一书中估计,有70%的设计时间用于验证HDL代码模型,并且测试平台占产品开发过程中生成的全部HDL代码的80%。
TestBencher Pro使测试台开发中最繁琐的工作自动化,从而使您可以专注于测试台的设计和操作。这是通过以图形方式表示每个总线事务,然后自动为每个事务生成代码来实现的。TestBencher利用所生成语言的强大功能,而工程师不必手动编码每个事务。在进行手工编码时,设计人员将不得不花时间处理设计细节(端口信息,监视系统响应等)以及常见的编程错误(竞赛条件,次要逻辑错误和代码设计问题)。
1、系统级功能
TestBencher可自动执行测试平台开发中最繁琐的方面,使您可以专注于测试平台的设计和操作。这是通过以图形方式表示每个总线事务,然后生成事务代码来完成的。
VHDL,Verilog和SystemC语言生成。
通过图形时序图生成总线功能模型。
支持层次模型。
多组件实例化支持多端口设计。
内置的时序图编辑器,用于创建总线事务。
数据源和目标会自动生成所有文件I / O代码和类定义。
序列识别验证时序序列。
流水线事务可用于实现流水线总线主控器。
基于周期和事件的测试平台。
2、反应式仿真检查
使用“无功测试平台生成”,用户可以选择在MUT输出端口上绘制“预期”波形,并在波形中添加“样本”以测试特定情况。在仿真过程中,样本生成的代码将观察被测模型的输出,并将其与绘制状态进行比较。样本可以执行各种功能,例如暂停模拟以调试问题,报告错误和警告,用户定义的操作以及触发其他样本。
3、反应环有条件地施加刺激
反应式测试基准生成还包括可用于等待被测模型的活动和/或在图的一部分上循环的标记。标记还可以用于从图中调用用户编写的HDL函数和任务。
4、基于时钟和时间的测试平台生成
反应性测试台生成还允许创建“基于时钟的”测试台以及基于激励的生成模型当前支持的“基于时间的”测试台。基于时钟的测试台延迟时钟周期而不是时间,从而允许用户更改其时钟频率而无需更改其时序图。使用高速“基于周期”的模拟器进行测试时,还需要基于时钟的测试台。
二、WaveFormer Pro
WaveFormer Pro是一种革命性的新型快速原型化EDA工具,可帮助您更快地设计并减少错误。WaveFormer Pro使您能够自动确定关键路径,验证时序裕度,针对重新收敛的扇出效应进行调整以及执行“假设分析”以确定最佳时钟速度。WaveFormer Pro还允许您指定和分析系统时序并执行布尔级仿真,而无需原理图或仿真模型。时序图完成后,您可以为自己喜欢的Verilog,VHDL,SPICE或门级仿真器生成数字激励。WaveFormer Pro还具有导入和注释仿真和逻辑分析仪数据的功能,用于发布质量设计文档。
1、模拟信号
WaveFormer Pro,DataSheetPro,VeriLogger和TestBencher Pro具有内置的交互式HDL模拟器,可大大减少绘制和更新时序图所需的时间。使用以VHDL,Verilog或语法编写的布尔逻辑和注册逻辑方程式,您可以根据图中的其他信号来描述信号。您将不再需要手工计算组合电路的输出或计算同步电路的关键路径。SynaptiCAD的交互式模拟器将使用在Logic Wizard对话框中输入的信息生成HDL代码,然后模拟结果。由于模拟器是交互式的,
尽管VeriLogger和TestBencher产品具有内置的Verilog模拟器,但该功能仍包含在其中,因为它使生成测试台架和时序图的速度如此之快,以至于我们无法忍受。在WaveFormer中,它是时序分析和设计功能的基础。交互式模拟器支持多位方程式和真实的最小-最大时序。
2、波形转换功能
WaveFormer Pro和DataSheet Pro支持超过55种不同的格式,用于导入和导出波形数据。从模拟器,逻辑分析仪和时序分析程序导入波形数据。将波形导出到VHDL,Verilog,SPICE,码型发生器,ATE和FPGA工具。这些时序图编辑器还附带了基于PERL的脚本语言,使工程师可以创建自己的导入和导出脚本,以支持定制测试设备和内部开发的软件使用的波形格式。
3、基本时序图编辑功能
绘制和编辑时序图
时序分析功能
模拟波形支持
波形和标签方程
文档功能
批处理模式操作
4、波形比较选项
波形比较是一项可选功能,所有SynaptiCAD时序图编辑器和图形产品均可升级为包含此功能。波形比较功能以图形方式显示两个时序图或单个信号的波形之间的差异。比较两个不同的仿真运行以及将逻辑分析仪数据与仿真运行进行比较时,此功能特别有用。差异显示为比较信号上的红色区域。有容差区域和定时比较的设置,以帮助滤除不重要的差异。
三、Verilogger Pro
Verilog模拟器可提供最佳调试。
准确性和时间至关重要,尤其是在开发仿真和调试方面。我们的Verilog模拟器和编译器将改变您模拟,调试和管理开发过程的方式。
VeriLogger Extreme是高性能的Verilog 2001编译代码模拟器,具有自动测试平台生成功能,可显着减少仿真调试时间。VeriLogger Extreme利用SDF时序信息提供RTL和门级仿真的快速仿真。VeriLogger Extreme支持所有主要ASIC和FPGA供应商的设计库和设计流程,包括Actel / MicroSemi,Altera,Atmel,LSI Logic,QuickLogic和Xilinx。

软件功能


1、以图形方式生成VHDL,Verilog和SPICE测试台
WaveFormer Pro,用于仅用于刺激的测试台
WaveFormer Pro与反应式测试台生成
TestBencher Pro创建基于事务的测试台
SPICE测试台激励(模拟和数字)
2、在Vhdl和Verilog
V2V 之间进行翻译:自己动手翻译工具
全方位服务的VHDL和Verilog翻译:我们为您服务
3、模拟和调试VHDL和Verilog设计
VeriLogger Extreme:高性能Verilog 2001仿真器
BugHunter Pro:适用于所有HDL仿真
器的图形调试器Gigawave Viewer:VCD / SPICE波形查看器动态
门:网表分析器
4、创建和导航Verilog和VHDL代码
轻松:状态图和框图编辑器
HDL伴侣:探索和创建VHDL和Verilog设计
IO Checker:验证FPGA和PCB之间的数百个引脚
5、查看波形并将其导出到:
安捷伦测试设备, 泰克测试设备,
模拟和数字模拟器
6、绘制和分析时序图
DataSheet Pro:专业数据表编辑器
WaveFormer Pro:时序图编辑器和波形转换器
Timing Diagrammer Pro:时序图编辑器

软件特征


1、非常易于使用
2、低内存的利用率,而工具是积极的
3、快速,准确
4、大型波形文件查看器
5、开展良好的学习Verilog和VHDL语法,结构,它的RTL子集和语言实验
6、非常有用的工具

系统需求


操作系统:Windows 7/8/8.1/10
内存(RAM):需要1 GB的RAM。
硬盘空间:需要600 MB的可用空间。
处理器:英特尔奔腾4或更高版本。
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