modelsim安装教程
1、从本站下载数据包后解压，运行安装程序modelsim-win64-2020.4-se.exe然后设置安装目录
2、这一步不要安装Key Driver点击“否”
3、软件成功安装后，先不运行软件，打开crack 1破解文件夹，将MentorKG.exe、MGLS.DLL和patch_dll.bat复制到安装目录下的win64文件夹中；
默认路径：C:\modeltech64_2020.4\win64
4、管理员身份运行patch_dll.bat，将生成的许可证另存为LICENSE.TXT，保存到软件安装目录下；
5、接下来，创建系统环境变量：
变量名：LM_LICENSE_FILE
变量值：LICENSE.TXT的路径。
默认为：C:\modeltech64_2020.4\win64\LICENSE.TXT
按照以上操作完成即可
Modelsim使用教程
一、怎么仿真
1、单击File，将鼠标移至New，选择Project...，出现如图所示的对话框。上边的红框填写你要建立的工程名称，比如我们要点亮一个led，就建立一个工程名为led的工程。下边的红框是指你要把工程建立在什么位置。其余的选项默认即可。点击ok。
2、接下来，点击Create new File，在弹出的对话框中填写文件名，比如led.v，add file as type，选择verilog，点击ok。因为我们要用仿真，一般要有测试文件，再添加一个即可，和添加led.v步骤一样。我起名为tb_led.v。
3、分别双击文件名，进入编辑模式。编写代码。保存后，将鼠标放在其中一个文件，右键，compile->compile all。编译通过后，会提示
# Compile of tb_led.v was successful.
# 2 compiles, 0 failed with no errors.
就可以进行仿真了。
4、点击Simulate->start Simulation。记得把optimizationqian2的勾选去掉，点击work前的加号，选择测试文件，比如我写的是tb_led.v。ok。
出现wave，现在把波形加进去。在 tb_led文件右键 Add->To wave ->All items in design。开始运行仿真，点击像一本书旁边带双箭头的图标。再点击放大镜可以调节波形的时间轴的坐标。最后的仿真波形如图。希望对你们有帮助。
二、怎么打开工程文件
1、选择左上角的file-project-new project（文件-工程-新建工程选择），然后进入相关的界面，你会看到要新建工程的界面。
2、在要新建工程的界面中输入你新建工程的名称以及保存的目录，这个地方你要设置好，注意设置的目录和工程名称，方便你后面进行寻找。
3、你新建工程完毕或，可以新建verilog文件（用于编写工程代码或者测试代码），然后把这些文件加入到当前的工程，选择new-source-verilog，然后就新建了文件。
4、下面是我新建的两个文件，主要用于测试与非门的功能，然后你可以进行其他功能代码的编辑，编辑好之后别忘了保存。
软件功能
一、高级代码覆盖率
这款的高级代码覆盖功能和易用性降低了利用这一宝贵验证资源的障碍。
ModelSim高级代码覆盖功能为系统验证提供了有价值的指标。所有覆盖信息都存储在统一覆盖数据库（UCDB）中，该数据库用于收集和管理高效数据库中的所有覆盖信息。可以使用分析代码覆盖率数据的覆盖实用程序，例如合并和测试排名。覆盖结果可以交互式查看，模拟后或多次模拟运行合并后查看。代码覆盖度量可以按实例或设计单位报告，从而提供管理覆盖数据的灵活性。
二、混合HDL仿真
这款将仿真性能和容量与模拟多个模块和系统以及实现ASIC门级别签核所需的代码覆盖和调试功能相结合。全面支持Verilog，SystemVerilog for Design，VHDL和SystemC为单语言和多语言设计验证环境提供了坚实的基础。该软件易于使用且统一的调试和仿真环境为当今的FPGA设计人员提供了他们不断增长的高级功能以及使他们的工作高效的环境。
三、有效的调试环境
该软件调试环境为Verilog，VHDL和SystemC提供了广泛的直观功能，使其成为ASIC和FPGA设计的首选。
该软件通过智能设计的调试环境简化了发现设计缺陷的过程。该软件调试环境有效地显示设计数据，以便分析和调试所有语言。
该软件允许在保存结果的仿真后以及实时仿真运行期间使用许多调试和分析功能。例如，coverage查看器使用代码覆盖率结果分析和注释源代码，包括FSM状态和转换，语句，表达式，分支和切换覆盖率。
信号值可以在源窗口中注释并在波形查看器中查看，通过对象及其声明之间以及访问文件之间的超链接导航简化调试导航。
可以在列表和波形窗口中分析竞争条件，增量和事件活动。可以轻松定义用户定义的枚举值，以便更快地了解模拟结果。为了提高调试效率，该软件还具有图形和文本数据流功能。
该软件与Mentor的旗舰模拟器Questa共享一个共同的前端和用户界面。这样，如果客户需要更高的性能并支持高级验证功能，则可以轻松升级到Questa。
软件特色
1、统一的混合语言模拟引擎，易于使用和性能
2、支持的Verilog，SystemVerilog的设计，VHDL和SystemC对复杂的设计环境的有效核查
3、快速调试，易于使用，多语言调试环境
4、高级代码覆盖和分析 工具，可快速覆盖范围
5、交互式和后期模拟调试可用，因此两者都使用相同的调试环境
6、Modelsim破解版强大的波形 比较，便于分析差异和错误
7、统一覆盖数据库，具有完整的交互式和HTML报告和处理功能，可以在整个项目中理解和调试覆盖范
8、与HDL Designer和HDL Author相结合，可实现完整的设计创建，项目管理和可视化功能
